书目详细信息
： Verilog HDL数字集成电路设计原理与应用
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-5606-2652-9:CNY30.00 |
|---|---|
| 作品语种： | chi |
| 出版国别： | CN 610000 |
| 题名责任者项： | Verilog HDL数字集成电路设计原理与应用/.蔡觉平, 何小川, 李逍楠编著 |
| 出版发行项： | 西安:,西安电子科技大学出版社:,2011.9 |
| 载体形态项： | 277页:;+图:;+26cm |
| 一般附注： | 高等学校电子信息类专业“十二五”规划教材 |
| 提要文摘： | 本书系统地对Verilog HDL语法和程序设计进行了介绍, 明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL语言中的不同, 通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例, 较为完整地说明了Verilog HDL语言在数字集成电路中的使用方法。 |
| 题名主题： | 数字集成电路 电路设计 高等学校 教材 |
| 题名主题： | VHDL语言 程序设计 高等学校 教材 |
| 中图分类： | TN431.2 |
| 个人名称等同： | 蔡觉平 编著 |
| 个人名称等同： | 何小川 编著 |
| 个人名称等同： | 李逍楠 编著 |